Energy-Quality-Time Fault Tolerant Task Mapping on Multicore Architectures

Ordonnancement de tâches sur architectures multicoeurs avec des contraintes d’énergie, de temps réel et de tolérance aux fautes

Minyu Cui (1, 2, 3, 4)

1 UR - Université de Rennes
2 ENS Rennes - École normale supérieure - Rennes
3 Inria Rennes – Bretagne Atlantique
4 TARAN - Architectures matérielles spécialisées pour l’ère post loi-de-Moore

The context of this thesis is the mapping of tasks on multicore architectures and taking fault tolerance into account. In this context, the technique of DVFS (Dynamic Voltage and Frequency Scaling) is generally used to save energy. Unfortunately, when frequency and/or voltage is reduced, energy decreases but reliability also decreases. Conversely, the use of higher frequencies and/or voltages increases the reliability but at the expense of increased energy consumption.In the context of this thesis, to minimize energy consumption while respecting real-time an reliability constraints, the principle we adopted is to combine the DVFS technique to limit energy consumption and the replication of certain tasks to satisfy the reliability constraint.The proposed method was first formalized as a mixed integer nonlinear programming problem, then transformed into an equivalent mixed integer linear programming problem for its resolution. In order to reduce the time needed to find a solution, a heuristic-based technique is then proposed. Experiments show that the proposed heuristics make it possible to obtain almost optimal results, with a low computation time compared to those obtained by solvers, and, in comparison with other heuristicbased approaches of the literature, make it possible to obtain a lower energy consumption while being able to come up with solutions more often.

Le contexte de cette thèse est l’ordonnancement de tâches sur architectures multiprocesseurs et avec prise en compte de la tolérance aux fautes. Dans ce contexte, la technique de DVFS (Dynamic Voltage and Frequency Scaling) est généralement utilisée pour économiser l’énergie des processeurs. Malheureusement, lorsque la fréquence et/ou la tension est réduite, l’énergie diminue mais la fiabilité diminue également. A l’inverse, l’utilisation de fréquences et ou tensions plus élevées permet d’augmenter la fiabilité mais au dépend de l’augmentation de la consommation d’énergie.Dans le cadre de cette thèse, pour minimiser la consommation d’énergie tout en respectant les contraintes de temps réel et de fiabilité, le principe retenu est de combiner la technique du DVFS pour limiter la consommation d’énergie et la réplication de certaines tâches pour satisfaire la contrainte de fiabilité.La méthode proposée a d’abord été formalisés sous la forme d’un problème de programmation non linéaire mixte en nombre entier, problème ensuite transformé en un problème équivalent de programmation linéaire mixte en nombres entiers pour sa résolution. Afin de réduire le temps nécessairepour trouver une solution, une technique de type heuristique est ensuite proposée. Les expérimentations montrent que les heuristiques proposées permettent d’obtenir des résultats quasi optimaux, avec un temps de calcul faible par rapport à ceux obtenus par des solveurs, et, en comparaison avec d’autres approches heuristiques de la littérature, permettent d’obtenir une consommation d’énergie plus faible tout en étant capable d’aboutir plus souvent à des solutions.

Mots clés: Multicore architectures; Real-time scheduling; Fault tolerance; Energy consumption

Mots clés: Architectures multicoeur; MoOrdonnancement temps réel; Tolérance aux fautes; Consommation d’énergie

Domaines: Architectures Matérielles [cs.AR]

Minyu Cui. Energy-Quality-Time Fault Tolerant Task Mapping on Multicore Architectures. Hardware Architecture [cs.AR]. École normale supérieure de Rennes, 2022. English. ⟨NNT : 2022ENSR0031⟩. ⟨tel-03765873⟩